SPl模块结构图:SPl的核心元件是SPl移位寄存器。数据被写人到双重缓冲发送器(sPID),并在数据传送开始时向SPl移位寄存器中发送数据。当移人一个字节数据后,数据被传输到双重缓冲接收器中,此时数据可以从SPID中读取。引脚多路复用逻辑控制MCU引脚与SPl模块之间的连接。

当SPl被配置为主器件时,时钟输出已选择路径至SPSCK引脚,移位寄存器输出被选择路径到MOSI,而移位寄存器输入则来自MIS0引脚。当SPI被置为从器件后,SPSCK引脚选择路径至sPl的时钟输入端,移位寄存器输出被选择路径到MIS0。而移位寄存器输入则来自MOSl引脚。

在外部SPl系统中,所有SPSCK引脚相互简单地连接在一起,所有的MIS0引脚连接在一起,所有MOSl引脚也连接在一起。SPl模块结构图如图9—3所示。

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