时钟脉冲不对称的原因

造成时钟脉冲不对称的主要原因来自数字IC的特性差异、布线路径的差异、电路结构和设计方法的差异,以及其他参数的差异4个方面。

1、数字IC的特性差异:在数字系统中使用的数字Ic在制造过程中所造成的电气参数差异,会使得时钟脉冲信号较预定时间提前或者延迟抵达,这是一种由于数字IC特性所造成的不对称,称为“内质不对称”。传播延迟、逻辑门临界电压和边际变化率(edge rate)是造成“内质不对称”的主要因素。

2、布线路径的差异:布线路径的差异又称“外质不对称”,是造成时钟脉冲不对称的另一个主要原因。电容性负载的变化,传播速率的变化,蚀刻带来的几何尺寸的变化是造成外质不对称的主要因素。

3、电路结构和设计方法的差异: 时钟脉冲驱动网络、驱动芯片、端接形式等不同的电路结构和设计方法的差异也是造成“时钟脉冲不对称”的原因之一。
4、其他参数的差异:环境温度的变化也是造成时钟脉冲不对称的原因之一。除此之外,电源的差异和组件临界电平的异动也会影响时钟脉冲的不对称。