Altera Stratix PLL重新配置让设计者灵活地倍增或倍减输入时钟频率,实现更高 或更低的输出时钟频率,并允许实时PLL频率变化和输出时钟偏移。

Altera Stratix GX的频率合成和可编程延迟特性可随时修改,例如设计者可 以在原型设计环境中修改PLL输出频率和时钟延迟。该特性允许不必 重新编程器件的其余部分,只对PLL重新配置。而且,通过在系统调试器件,用户可以改变PLL的参数,从而优化系统时序。 Stratix GX PLL提供频率合成功能,可对输入时钟进行倍频和分 频,获得新的内部时钟频率。每个Stratix GX PLL支持10个独立的输 出时钟,能够管理多个片内和片外时钟域。频率合成功能支持 HyperTransport和RapidIO等采用半速率时钟方案的高速接口标准。

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