Altera Cyclone架构参考图1.18所示,垂直结构的逻辑单元((LE),嵌入式存储块和锁相环((PLL)周围环绕着I/O单元((IOE)(图1.18),高效的内部连线和低延时的时钟网络保证了每个结构单元之间时钟和数据信号的连通性。

7L".块配备了专门的外部存储器接口电路。该接口电路大大简化了与外部存储器(包括 DDR SDRAM和FCRAM鉴件)的数据交换过程,可以达到266 Mbps(133 MHz时钟频率)的最大数据交换速率.器件周围分区工作的1X.单元被划分为不同的I/O块。这些I/O块支持一系列单端和差分I/O电平标准,包括SSTL-2, SSTL-3以及最高311 Mbps的LVDS接口标准.每个I/O单元包含有3个寄存器以实现双倍数据速率(DDR)的应用,另外还包含其他的I/O特性相关电路,如总线驱动能力可编程、总线保持以及电平摆率可编程等。

Altera Cyclone器件支持32比特/66 MHz PCI接口。每个I/O单元提供从管脚到「PGA内核的多条路径,以便器件满足相关的建立和保持时间。Cyclone器件的容量最小为2,一。个逻辑单元及59 9114比特存储器,最大为20 060个逻辑单元和294 912比特存储器。

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