时钟选择和分频控制:MC9S08QG8/4有四个时钟源,其中副时钟(ALTCLK)不能使用,可选择其他三个中的一个为ADC模块中时钟源,再通过时钟分频器设置时钟分频值,产生ADC转换器的输入时钟信号(ADCK)。

时钟源:通过配置寄存器ADCCFG中的ADICLK(1 1、10、01、00)选择。

00:等于软件执行频率的总线时钟,这是复位后的默认选择。

01:总线时钟二分频。对于更高的总线时钟速率,允许总线时钟最高l6分频。

10:副时钟(ALTCLK),MC9S08QGS/4 MCU器件中没使用副时钟源。

11:异步时钟(ADACK)是从ADC模块内部产生的一个时钟源,选择时钟源时,在MCU处于等待和“停止3”状态时,ADACK保持有效。

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