飞思卡尔IIC时钟同步:因为在SCL线上执行线与逻辑,所以一个在SCL线上由高到低的转换影响所有连接到总线上的器件。器件开始对低周期计数,在一个器件的时钟变低之后,保持SCL线为低直到到达时钟高状态为止。然而,如果另一个器件时钟一直处于低状态,这个器件时钟从低到高的转换不会改变SCL线的状态。因此,同步时钟SCL被具有最长低周期的器件保持为低。具有较短低周期的器件在此时进入一个高的等待状态(见图l0—9)。
当所有连接的器件执行完它们的低周期,同步时钟SCL线释放并拉高。之后器件时钟和SCL线状态之间没有任何区别,所有器件开始对它们的高周期计数。第一个完成高周期的器件又把SCL线拉低。
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