SPl时钟格式:为了适应不同厂商的各种同步串行外设,SPl系统具有一个时钟极性(CPOL)位和一个时钟相位(CPHA)控制位,用以为数据传输选择4种时钟格式中的一种。CPOL选择性的插入一个与时钟串联的反相器。CPHA在时钟与数据之间可选择两种不同的时钟相位关系。图9—10所示为当CPHA=1时的时钟格式。
在图的顶端,显示了用于参考的8位,第1位以第1个SPSCK沿开始,而第8位以第l6个SPSCK边沿之后的半个SPSCK周期处结束。MSB优先和LSB优先线显示了取决于LSBFE的设置情况的SPl数据位的顺序。SPSCK极性的两种变化情况都得到了显示,但是只有其中一种波形应用于一种特殊的传输,这取决于CPOL的值。SAMPLE IN波形应用于从模式的MOSl输入或主模式的MIS0输入。MOSl波形应用于主器件的MOSl输出引脚,而MIS0波形应用于从器件MIS0的输出引脚。SS OUT波形应用于主器件的从模式选择输出(如果MODFEN=1且SSOE--.1)。主器件的SS输出在传输开始之前变为低电平有效,且保持半个SPSCK周期;并在发送的第8位结束时返回高电平。SSIN波形应用于从器件的从模式选择输入。
当CPHA=1,ss进入低电平有效时,从器件开始驱动它的MIS0输出,但是直到第一个SPSCK边沿时数据才被定义。第1个SPSCK边沿将数据的第1位从移位器向上转移至主器件的MOSI输出端和从器件的MIS0输出端。下一个sPScK边沿引起主器件和从器件分别在它们的MIS0和MOSl输入端同时对数据位值进行采样。在第三个SPSCK边沿,SPl移位器在刚才被采样过的数值内移位一个位的位置,并且将第2个数据位的值从移位器的另二端移出,分别转移至主器件和从器件的MOSl和MIS0输出端。当.CHPA=1时,从器件的ss输人端在两次传输之间不需要进入它的无效高电平状态。
图9—1 1所示为当CPHA=0时的时钟格式。在图的顶端,显示了用于参考的8位,当从模式被选择好时(SSIN进入低电平)第1位开始;第8位在最后一个SPSCK边沿结束。MSB优先和LSB优先线显示了取决于LSBFE设置情况的SPl数据位的顺序。SPSCK极性的两种变化情况都得到了显示,但是只有其中一种波形应用于一种特殊的传输,这取决于CPOL的值。SAMPLE IN波形应用于从器件的MOSl输入或主器件的MIS0输入。MOSl波形应用于主器件的MOSl输出引脚,而MIS0波形应用于从器件MIS0输出引脚。DD OUT波形应用于主器件的从模式选择输出(如果MODFEN=1且SSOE=1)。主器件的ss输出在第l位传输开始时变为低电平有效;并在第8位发送结束后返回高电平,且保持半个SPSCK周期。SSIN波形应用于从器件的从模式选择输入。
当CPHA=0,SS进入低电平有效时,从器件从第l个数据位的值开始驱动它的MlS0输出(MSB还是LSB取决于LSBFE)。第l个SPSCK边沿引起主器件和从器件分别在它们的MISO和MOSl输入端对数据位的值进行采样。在第2个SPSCK边沿,SPl移位器在刚才被采样过的数值内移位一个位的位置,并且将第2个数据位的值从移位器的另一端移出,分别转移至主器件和从器件的MOSl和MIS0输出端。当CHPA=0时,从器件的SS输入端在两次传输之间必须进入它的无效高电平状态。
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