在双端口RAM 系统中, 有时会发生双CPU 同时访问同一存储单元的情况, 分两种情况: 第一种情况是一个CPU 在读,而另一个在写,此时会读出一个错误的数据;第二种情况是两个CPU 同时写,此时写入数据为两端口数据之合成。忙逻辑电路则专门用于解决此问题。忙逻辑也称仲裁逻辑,它由一对地址相等的比较器、一对延时缓冲器和一个交叉耦合仲裁锁存器组成。当左右两端口同时写入或一读一写同一地址单元时,先稳定地址的端口通过仲裁逻辑电路优先进行读/ 写操作, 同时内部电路使能对方端口的BUSY信号使之有效, 并在内部禁止对方访问, 直至本端口操作完成。BUSY信号可作为中断源来指明本次操作为非法。在应用于从模式(即M/ S = L) 时,BUSY可作为写禁止输入; 而在应用于主模式(M/S = H) 时,BUSY作为输出,但应接上拉电阻。忙仲裁操作方式如表4 所列。

 

 

 

表中

“(1) ”的意思是假设BU2SYL 和BUSYR 为输出,并接上拉电阻;

“(2) ”的意思是哪一个端口地址先稳定,则对方的BUSY为低,本方BUSY 为高;

“(3) ”表示若BUSYL = L , 则禁止左端口写;若BUSYR = L ,禁止右端口写。

 

 

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